基本信息
- 項目名稱：
- 基于65nmCMOS用于3G WCDMA接收器的高速低功耗連續(xù)時間ΣΔ調(diào)制器
- 小類：
- 信息技術(shù)
- 大類：
- 科技發(fā)明制作B類
- 簡介：
- 本課題完成了一種移動通信接收器中的調(diào)制器的設(shè)計。此設(shè)計應(yīng)用于3G WCDMA通信標準中。在本設(shè)計中使用了一種新型的SCSR反饋電路，同時運用了當今最先進的模擬集成電路工藝?——65nmCMOS，最終本設(shè)計具有高速、高分辨率、低功耗以及小體積的特點。
- 詳細介紹：
- 本課題所設(shè)計的基于65納米CMOS工藝連續(xù)時間ΣΔ調(diào)制器可應(yīng)用于3G WCDMA通信標準中。WCDMA技術(shù)為目前應(yīng)用最廣泛的3G標準，而其較傳統(tǒng)的2G標準來說具有更廣的信號帶寬。這也就對當今的移動通信設(shè)備接收器的系統(tǒng)帶寬提出了更高的要求，傳統(tǒng)移動接收器的帶寬已無法滿足3G標準。目前移動通信產(chǎn)業(yè)的硬件發(fā)展面臨了新的技術(shù)革新，當今市場上也新出現(xiàn)了許多不同品牌不同功能的3G手機。3G技術(shù)的發(fā)展要求3G WCDMA接收器中的模數(shù)轉(zhuǎn)換系統(tǒng)具有更高的信號帶寬，而通常此類模數(shù)轉(zhuǎn)換器是由Sigma-Delta調(diào)制器來實現(xiàn)的。傳統(tǒng)的Sigma-Delta調(diào)制器雖然可以提供較高的輸出信號分辨率，但其信號帶寬卻受到了過采樣技術(shù)本身的制約，故傳統(tǒng)Sigma-Delta調(diào)制器目前難以應(yīng)用于高帶寬通信標準中。 基于以上考慮，我們設(shè)計了具有更高帶寬的連續(xù)時間ΣΔ調(diào)制器。在系統(tǒng)的設(shè)計中，我們充分考慮了連續(xù)時間ΣΔ系統(tǒng)所面臨的非理想因素影響，并且選擇了合適的結(jié)構(gòu)及技術(shù)來對系統(tǒng)性能加以完善。在克服連續(xù)時間ΣΔ調(diào)制器中最難以解決的瓶頸——反饋DAC的時鐘抖動噪聲，我們應(yīng)用了最為先進的DAC反饋脈沖改進技術(shù)——開關(guān)電容開關(guān)電阻結(jié)構(gòu)。本課題所設(shè)計的連續(xù)時間ΣΔ調(diào)制器可提供12比特的高分辨率，其信噪失真比可達66.7dB。調(diào)制器的信號帶寬可達2MHz，系統(tǒng)的時鐘速度為250MHz。本設(shè)計采用當今最先進的模擬集成電路工藝?——65nmCMOS，其總功耗在5.3mW之內(nèi)。其電路部分的版圖面積為0.031mm2. 該項目的設(shè)計采用了自上而下的設(shè)計方式：理論分析——系統(tǒng)建?！娐吩O(shè)計——版圖設(shè)計。目前該項目已完成實驗室電路仿真及版圖設(shè)計工作。
作品圖片
作品專業(yè)信息
設(shè)計、發(fā)明的目的和基本思路、創(chuàng)新點、技術(shù)關(guān)鍵和主要技術(shù)指標
- WCDMA技術(shù)為目前應(yīng)用最廣泛的3G標準，較傳統(tǒng)2G標準來說具有更廣的信號帶寬。傳統(tǒng)移動接收器的帶寬已無法滿足3G標準。3G技術(shù)的發(fā)展要求3G WCDMA接收器中的模數(shù)轉(zhuǎn)換系統(tǒng)具有更高的信號帶寬，而通常此類模數(shù)轉(zhuǎn)換器是由Sigma-Delta調(diào)制器來實現(xiàn)的。傳統(tǒng)的Sigma-Delta調(diào)制器雖然可以提供較高的輸出信號分辨率，但其信號帶寬卻受到了過采樣技術(shù)本身的制約，故傳統(tǒng)Sigma-Delta調(diào)制器目前難以應(yīng)用于高帶寬通信標準中?；诖丝紤]我們設(shè)計了具有更高帶寬的連續(xù)時間ΣΔ調(diào)制器。 該項目的設(shè)計采用了自上而下的設(shè)計方式：理論分析——系統(tǒng)建模——電路設(shè)計——版圖設(shè)計。設(shè)計中，我們充分考慮了連續(xù)時間ΣΔ系統(tǒng)所面臨的非理想因素影響，并且選擇了合適的結(jié)構(gòu)及技術(shù)來對系統(tǒng)性能加以完善。在克服連續(xù)時間ΣΔ調(diào)制器中最難以解決的瓶頸——反饋DAC的時鐘抖動噪聲，我們應(yīng)用了最為先進的DAC反饋脈沖改進技術(shù)——開關(guān)電容開關(guān)電阻（SCSR）結(jié)構(gòu)。本課題所設(shè)計的連續(xù)時間ΣΔ調(diào)制器可提供12比特的高分辨率，其信噪失真比可達66.7dB。調(diào)制器的信號帶寬可達2MHz，系統(tǒng)的時鐘速度為250MHz。本設(shè)計采用當今最先進的模擬集成電路工藝?——65nmCMOS，其總功耗在5.3mW之內(nèi)。其電路部分的版圖面積為0.031mm^2.
科學性、先進性
- 傳統(tǒng)的移動通信接收器受其自身技術(shù)原理的限制,難以實現(xiàn)更高的信號帶寬.本項目的設(shè)計基于連續(xù)時間系統(tǒng)架構(gòu),使調(diào)制器可能達到的信號帶寬較傳統(tǒng)技術(shù)有了較大的提升, 連續(xù)時間ΣΔ技術(shù)也是基于傳統(tǒng)的離散ΣΔ技術(shù)所發(fā)展而來,是目前ΣΔ技術(shù)的發(fā)展方向.然而連續(xù)時間ΣΔ調(diào)制器會受到其反饋數(shù)模轉(zhuǎn)換器(DAC)中時鐘抖動所造成的反饋信號誤差的影響，導致系統(tǒng)性能下降，這也是一直以來連續(xù)時間ΣΔ技術(shù)中的一個難以解決的瓶頸。本設(shè)計采用了一種新型反饋DAC結(jié)構(gòu)，使得反饋脈沖波形對于時鐘抖動的敏感度大大降低的同時，又保證了反饋電流的峰值不會過高。解決了在連續(xù)時間ΣΔ調(diào)制器中時鐘抖動敏感度與反饋電流峰值之間難以平衡折中的問題。此外本設(shè)計采用了65nm CMOS工藝，這在目前模擬集成電路的設(shè)計與實現(xiàn)中都是非常先進的。65nm工藝不僅可以減小集成電路的體積，使得電子產(chǎn)品的便攜性得到提升，同時也使系統(tǒng)的電源電壓降低，減少功耗。
獲獎情況及鑒定結(jié)果
- 該項目在IEEE澳門大學學生分會所組織舉辦的“IEEE科研項目競賽2009”的比賽中獲得冠軍。
作品所處階段
- 實驗室階段
技術(shù)轉(zhuǎn)讓方式
- 可與有興趣廠商洽談技術(shù)轉(zhuǎn)讓細節(jié)
作品可展示的形式
- 圖片，文字介紹
使用說明,技術(shù)特點和優(yōu)勢,適應(yīng)范圍,推廣前景的技術(shù)性說明,市場分析,經(jīng)濟效益預(yù)測
- 本項目基于連續(xù)時間系統(tǒng)架構(gòu)進行設(shè)計,使移動通信接收器中的調(diào)制器具有更高的信號帶寬。在電路實現(xiàn)上采用新型SCSR反饋DAC，有效地減小了DAC中時鐘抖動對系統(tǒng)性能的影響。本設(shè)計采用先進的65nm CMOS工藝，減小了芯片面積及系統(tǒng)功耗。本項目選取并采用的系統(tǒng)結(jié)構(gòu)簡明、易于理解實現(xiàn)。設(shè)計中考慮周詳，對非理想因素進行了有效地解決。采用工藝先進，符合目前“便攜、省電”的移動通信設(shè)備的發(fā)展趨勢。較傳統(tǒng)設(shè)計而言，本項目采用的結(jié)構(gòu)使系統(tǒng)性能有了理論性的提升，應(yīng)用先進的材料工藝使本設(shè)計的體積及功耗從實質(zhì)上超越傳統(tǒng)產(chǎn)品。 本項目的設(shè)計目標是使3G WCDMA標準下的移動通信接收器中的調(diào)制器具有更高的帶寬、更好的分辨率以及更低的功耗和體積。本項目主要適用于WCDMA移動電話，亦可用于MP3、MP4等多媒體播放器。 此項目技術(shù)在目前的同類技術(shù)中結(jié)構(gòu)新穎，理論完整，綜合性能優(yōu)秀。具有較好的技術(shù)前景?？紤]到目前3G標準的盛行，3G硬件設(shè)備的要求也越來越高，本項目具有良好的市場前景及經(jīng)濟效益。
同類課題研究水平概述
- 連續(xù)時間Sigma-Delta調(diào)制器作為一種基于傳統(tǒng)離散時間Sigma-Delta調(diào)制器的改進技術(shù)，已成為當前較先進的過采樣模數(shù)轉(zhuǎn)換技術(shù)，其將是Sigma-Delta模數(shù)轉(zhuǎn)換設(shè)計的發(fā)展方向。國內(nèi)目前關(guān)于連續(xù)時間Sigma-Delta調(diào)制器設(shè)計的論文數(shù)量較少，多數(shù)博士論文及學術(shù)期刊著眼于傳統(tǒng)離散時間Sigma-Delta調(diào)制器的結(jié)構(gòu)分析與性能改進，以及帶通Sigma-Delta調(diào)制器研究。近年來，在代表著國際集成電路最高水平的IEEE國際固態(tài)電路會議（ISSCC）上，連續(xù)時間Sigma-Delta調(diào)制器設(shè)計的論文數(shù)量已經(jīng)出現(xiàn)了大幅的增加，然而目前已有的大多數(shù)相關(guān)的高水平會議論文都著眼于連續(xù)時間Sigma-Delta系統(tǒng)中量化器的設(shè)計以及環(huán)路濾波結(jié)構(gòu)的研究改進，而對于反饋環(huán)路中數(shù)模轉(zhuǎn)換器的時鐘抖動影響的研究卻為數(shù)甚少。本課題正是基于簡化結(jié)構(gòu)、降低功耗、確保性能的考慮，對反饋數(shù)模轉(zhuǎn)換器（DAC）的輸出脈沖波形進行改進，以減小系統(tǒng)受DAC中時鐘抖動的影響。 此外，小體積、低功耗是當今的移動通信設(shè)備發(fā)展的總體趨勢。本設(shè)計基于上述考慮，采用了目前模擬集成電路工藝中最先進的65nm CMOS工藝。目前，國內(nèi)的集成電路研究所采用的工藝都相對較大，全國部分重點高校研究所采用的半導體工藝為0.5μm，行業(yè)設(shè)計中的常見的工藝有90nm、180nm以及0.35μm。從目前高水平的國際固態(tài)電路會議中可以發(fā)現(xiàn)，大多論文的研究也是基于90nm及180nm工藝。相比目前應(yīng)用最普遍的90nm及180nm，本設(shè)計的芯片體積及功耗將會得到明顯的減小。
